在FPGA上完全实现倍频器一般是可能的吗?我看到谷歌上的一些实现通过延迟输入和XORing它与原始的。但他们也说这种方法不可靠,我们可能无法实现50%占空比的输出。我不想在占空比上妥协,因为我可能需要使用倍频器3次来达到x8的频率
输入时钟每30 us经历一次+/- 5%的频率跳变(从13.56 Mhz)。
我尝试使用DCM -当DCM的输入瞬间跳跃时,DCM的输出逐渐漂移到所需的频率,跨越20 us。这个时间是不可接受的,因为我们每30个us就会跳频,我们不可能有20个us的漂移时钟。
输入时钟来自外部DSP处理器,使用两个DDS(直接数字合成)块在两个端口上生成13.56 Mhz信号。DDS的频率每30 us跳变13.56Mhz,相位从-45°到+45°变化,而另一个相位在相反方向变化。这两个13.56 Mhz信号进入FPGA域。
FPGA从这两个输入端产生8倍信号,总共16个,相互之间以45度的步长变化。目前FPGA使用DCM和触发器来实现这一点。13.56 Mhz被馈送到DCM, 8x时钟从它出来。DCM的输入和DCM的输出都被馈送到移相器模块,移相器模块将输入时钟按8 ×时钟的周期(45度)移动。在没有频率跳跃的情况下,所有这些都可以正常工作,但由于频率跳跃而失败。