fpga上的倍频器

Question

在FPGA上完全实现倍频器一般是可能的吗?我看到谷歌上的一些实现通过延迟输入和XORing它与原始的。但他们也说这种方法不可靠，我们可能无法实现50%占空比的输出。我不想在占空比上妥协，因为我可能需要使用倍频器3次来达到x8的频率

输入时钟每30 us经历一次+/- 5%的频率跳变(从13.56 Mhz)。

我尝试使用DCM -当DCM的输入瞬间跳跃时，DCM的输出逐渐漂移到所需的频率，跨越20 us。这个时间是不可接受的，因为我们每30个us就会跳频，我们不可能有20个us的漂移时钟。

输入时钟来自外部DSP处理器，使用两个DDS(直接数字合成)块在两个端口上生成13.56 Mhz信号。DDS的频率每30 us跳变13.56Mhz，相位从-45°到+45°变化，而另一个相位在相反方向变化。这两个13.56 Mhz信号进入FPGA域。

FPGA从这两个输入端产生8倍信号，总共16个，相互之间以45度的步长变化。目前FPGA使用DCM和触发器来实现这一点。13.56 Mhz被馈送到DCM, 8x时钟从它出来。DCM的输入和DCM的输出都被馈送到移相器模块，移相器模块将输入时钟按8 ×时钟的周期(45度)移动。在没有频率跳跃的情况下，所有这些都可以正常工作，但由于频率跳跃而失败。

Answer 1

我使用过的fpga中的所有DCM块(数字时钟管理器)都可以很清晰地放大和转换时钟频率。如果可以，请确保您的输入基准时钟到达特定的时钟引脚，因为这将引入最小的偏置路由到dcm。

如果你想要更具体的指导，你的目标是哪一部分，什么频率?如果你的目标是Ghz，例如一个便宜的部分，它可能不会发生。

DCM块通常有多个输出，可以从相同的基时钟驱动到不同的频率，所以所有生成的时钟可以有一个共同的职责和相位。

编辑我看到了你之前的问题spartan6 fpga上的时钟和斯巴达6 DCM不稳定时钟输出-请在以后链接这些问题。

正如其他评论者所指出的，你问的是一般情况下是不可能的．时钟管理单元不能既稳定(拒绝基时钟上的噪声)又快速响应输入中的线性/阶跃变化。这些是相互矛盾的设计目标。

如果我是你，我会满足于在FPGA中输入一个稳定的、固定的时钟，然后在设计中使用逻辑重新编程DCM模块的输出时钟比率。我马上知道，StratixV部件有一个进入dcm的总线，在操作时允许比率和相位变化。这应该避免每次都需要固定和锁定输入时钟。

无论您使用何种反馈或用户界面来进行这些调整，都将由FPGA完成，例如从PC解码UART指令或扫描键盘/开关。

看看这个Xilinx App Note，它建议Spartan 6 pll确实有一个动态的重新配置端口来做这类事情:http://www.xilinx.com/support/documentation/application_notes/xapp879.pdf

更新:如果出于某种原因真正需要的为了让输入来自一个变化的时钟，你可以选择设计一个输入级，测量输入时钟的频率与一些稳定的基时钟，测量频移(以赫兹为单位)，并使用这个来动态地重新编程DCM。这是先进的东西，世界上可能只有几十个工程师使用fpga上的动态端口。它可能需要一些模拟设计，例如。首先是外接beat-mixer/Heterodyne以获得足够的分辨率。预计必须使用Xilinx提出一些查询才能使其全部工作。