对于锁相环时钟乘法器，新的时钟从哪里来?

Question

如果我理解正确，您可以在FPGA中使用PLL，通过将更快的时钟与较慢的参考时钟同步，从（比如）50 MHz振荡器获得更高的时钟。比如，如果我有一个50MHz的晶体，想要在200MHz下运行我的FPGA，我会使用PLL来锁定相位，这样电路板时钟的每4个脉冲都会将上升沿与50MHz参考上升沿匹配。听起来这里的锁相环正在修正倍增时钟信号中的错误。

我的问题是，如果我想用我的FPGA做一个这样的PLL乘法器，新的更快的时钟是从哪里来的？我的第一个猜测是使用一堆缓冲器和一个反相器，让传播延迟作为脉冲之间的定时，但我不确定这是否是正确的方法。

此外，我如何计算时钟运行速度的实际限制？我是否只需运行终端电路的模拟，查看输出稳定所需的延迟，并将其用作我的最大时钟速度，还是需要考虑其他因素？

谢谢你给的任何帮助。

Answer 1

对于锁相环时钟乘法器，新的时钟从哪里来?

通常它来自一个压控振荡器(VCO) -它运行在更高的速度，然后有一个数字分频器，将这个频率降低到名义上(说)50MHz，以匹配您的参考晶体频率。PLL有一个频率/相位(PFD)检测器，当两个频率不锁在一起时输出直流电平。这个直流电平驱动VCO并推动它对齐，所以它确切地产生倍数的50MHz。

Answer 2

PLL是一种普通的压控振荡器（VCO）。

这个压控振荡器首先产生一个大致正确频率的波，然后使用反馈机制对其进行调谐。对于调谐，比较通过分别划分输入和输出时钟产生的两个（较慢）时钟的相位。

乘法的工作原理是在比较之前将输出时钟除以。