如果我理解正确,您可以在FPGA中使用PLL,通过将更快的时钟与较慢的参考时钟同步,从(比如)50 MHz振荡器获得更高的时钟。比如,如果我有一个50MHz的晶体,想要在200MHz下运行我的FPGA,我会使用PLL来锁定相位,这样电路板时钟的每4个脉冲都会将上升沿与50MHz参考上升沿匹配。听起来这里的锁相环正在修正倍增时钟信号中的错误。
我的问题是,如果我想用我的FPGA做一个这样的PLL乘法器,新的更快的时钟是从哪里来的?我的第一个猜测是使用一堆缓冲器和一个反相器,让传播延迟作为脉冲之间的定时,但我不确定这是否是正确的方法。
此外,我如何计算时钟运行速度的实际限制?我是否只需运行终端电路的模拟,查看输出稳定所需的延迟,并将其用作我的最大时钟速度,还是需要考虑其他因素?
谢谢你给的任何帮助。