SDC约束用于数字噪声滤波的时钟和数据输入

Question

我需要帮助，如果我的SDC约束是正确的数字噪声过滤时钟和数据输入。我不确定CLK3分组和create_clk CLK2是否正确。我想知道如何对以下内容进行约束。

1. CLK3的约束(创建/生成时钟)。
2. DATAIN的输入延迟约束。
3. DATAOUT关于CLK2的输出延迟约束，以保证提供给主设备的最小输入延迟，该设备将被CLK2上升沿捕获，以确保足够的保持时间。

注:使用CLK3作为FF10的时钟输入是为了减少功耗，因为除了FF10，滤波电路后还有上百甚至上千个FF。CLK2或CLK3不是连续的，它只会在需要时运行，而且它的频率比来自外部振荡器的连续CLK1要慢得多。

create_clock -period 20-name clk1 -waveform {0 10} [get_ports clk1] create_clock -period 1000-name clk2 -waveform {0 500} [get_ports clk2] create_generated_clock -name clk3 -combination -source [get_pins ff4 / q] set_clock_groups  -异步-Group [get_clocks {clk1}] -group [get_clocks {clk2 clk3}]＃-min 80由于clk2 filtering set_output_delay -clock [get_clocks clk2] -min 80 [get_ports dataout] set_output_delay -clock [get_clocks clk2] -max 90[get_ports dataout]

预期的时机应该如下所示。

任何帮助都将不胜感激。谢谢你！

Answer 1

您有一个50 MHz的逻辑时钟和一个1 MHz的同步串行输入，由CLK2和DATAIN组成。

串行时钟CLK2的功能是指示DATAIN通过串行总线时的时间。它不是连接逻辑电路中触发器的时钟输入。

你的电路应该看到串行CLK2作为一个逻辑信号，就像DATAIN一样。串行CLK2恰好是方波控制信号。在每个串行CLK2周期内的商定点，DATAIN将是稳定的，其上的数据位可以被采样。它通常被移位到移位寄存器中但是你没有描述你的应用程序，所以我不能说。

同步串行协议将其串行数据稳定时段和更改周期更改为其串行时钟的边缘。在这里，与逻辑时钟CLK1相比，串行CLK2很好，速度慢，其具有50：1时钟速度优势。您的接收器需要在串行CLK2上检测升级或下降沿以找到参考点。这一切都发生在输入滤波器电路之后。上升沿是来自您的CLK2过滤器的1，其前面是0，而相对的是下降沿。

只要完成图片，如果电路必须在串行时钟周期的后阶段采样同步串行数据，则它可以检测到边缘，然后通过多个逻辑时钟延迟，以便之前达到串行时钟周期阶段的特定点采用串行数据位。但这里你不太可能。

您的输入滤波器电路很好，但部分需要重新设计以满足这些变化。请记住，在整个同步逻辑电路中，唯一的时钟触发器或寄存器是逻辑时钟CLK1。不要从CLK2时钟。

您的SDC文件现在不需要对CLK2的时钟约束，因为它不是一个电路时钟。它将需要从输入引脚到第一个寄存器路径延迟的每个CLK2和DATAIN的约束，这是你可以找到的。