DDS - 为应用程序找到LUT，PHACC和采样频率的最佳大小

Question

我有以下问题。

关于DDS的主题您可以在网上找到一堆信息，我想我相对了解基础知识。

您使用带有所需功能的存储值的查找表。然后，您定期递增累加器的值，并将值从查找表中放置哪个索引根据累加器的实际值为您的DAC。

我读到的大多数文学中我错过了什么，我读到了这个话题是我如何找到我的应用程序的最合适的查找表和阶段累加器大小。此外，我不确定如何找到最合适的采样频率或更精确的适当的过采样量。

如果您查看基本公式：f（out）= [tuning_word * f（采样）] / size_of_accumulator您可以确定调整字是您使用的变量大小，用于设置所需的输出频率。如果您可以增加采样频率，您可以使用较小的调谐词，但我认为这不会有意义。

采样频率越高，采样定理（2 *信号_freq），我的输出信号的质量越好，因此采样频率应尽可能高？

我的累加器越高，填充之前的增量就越多，意味着准确度GET的增加，因此也可以选择尽可能大的累计人？

或者是定义精度或两个的查找表的大小，所以使查找表和阶段累加器尽可能大，并相应地选择调谐单词以达到普遍的增量？

或者您使用的标准是什么，以确定实现DDS的这些参数？

问候

Answer 1

如何找到最合适的查找表和阶段累加器的应用程序？

首先，您可以定义应用程序的要求。

有许多因素可能是重要的，包括

分辨率频率
最大频率（绝对，或时钟的一小部分）
相位噪声
幅度噪声
杂散的表现

通常，具有很多累加器位的DDS将为您提供良好的频率分辨率，并且很多DAC位会给您带来良好的噪音和虚假。但是你需要如何“好”吗？

我有一个DDS应用程序，不允许近距离虚假，（好的，好的，不是没有，但它比一个简单的DDS更好地超过60dB，这将无法获得可获得的DAC。幸运的是，我可以牺牲解决方案，并在FPGA中工作，因此可以根据输出频率变化累加器尺寸，因此我总是产生时钟频率的小的合理分数。现在我在可预测的地方举例说明了谐波，而不是不可预测的马刺。

如果您确切知道您需要的表现，那么这将推动您的DDS的设计，就像上面就一样。如果您不知道您需要的，请设置预算，以及所需的最大值和分辨率频率，请选择您的预算将覆盖的大多数DAC位。蓄能器总是足够长，使得相位噪声由DAC而不是累加器主导。然后使用它有点，并发现它是否符合您实际上没有意识到的所有要求。