关于跨时钟域的亚稳性,有很多的炒作和关注。如果ASIC/FPGA设计者的目标是确保源时钟中的信号即使带有亚稳态也能传播到目标时钟,请考虑下面的情况。
假设输入脉冲或窗口信号同步器拉伸长足以让锁定目的地时钟的同步器FFs两次或更多,这将确保设置&举行时遇到了同样的信号已经宣称被相同的FF第2次门锁;因此,电路可能在输入信号的前缘经历亚稳态,但信号将使其离开目的地clk的FF。问题是,如果我能确保这发生,我甚至需要同步FFs(双FFs)?难道一个FF还不够吗?我想这取决于FF之后需要对信号做什么。如果我创建基于目标时钟FF的后缘信号的脉冲,那将工作,我将不需要担心电路是否经历亚稳态条件或不。