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基于先进的微控制器总线架构(AMBA)的高级可扩展接口(AXI)协议相关的问题。这个界面通常用于大量的现在SOC

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AR / AW / ACSNOOP在AXI和ACE之间有什么区别?

我正在探索AXI和ACE协议,我发现了3个不同的窥探信号外观:ARSNOOP AWSNOOP ACSNOOPI,我无法获得3种不同线条的目的,具有相同的(?)信号。至少 ...
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AXI Stream Master - M_AXIS_TVALID并不总是在事务和M_AXIS_TLAST期间'1'

我正在实现我的AXI流主模块,可与Vivado DMA模块一起使用。模块的连接显示:我有3个问题:1。)可以是“m_axis_tvalid”信号不...
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FPGA AXI模块开发 - 同步

我想了解AXI界面并有一个问题。我的模块应该用作奴隶,Vivado已生成所需的包装器。硕士将填充4个寄存器。我没有找到任何特定的......
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123意见

AXI:对从地址空间的限制?

AXI规范是否对奴隶的地址空间施加了任何限制?我已经阅读了最新版本的AXI规范(章节A1-C2,ARM IHI 0022H),找不到任何东西......
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75意见

如何在VHDL中实现互连矩阵?

我在阅读AXI标准的文档时,看到了如下所示的互连矩阵。简而言之,互连矩阵为多个主机提供了一条通向……的路径。
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327观点

确定AXI4流数据FIFO大小,了解数据包模式?

我想采取标准的AXI4流数据FIFO IP内核,并将其用于以太网和TCP / UDP层的数据帧封装。将标题包装到数据包上时,我需要知道...
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AXI4流水线

鉴于R已开始转移后,在AR上没有明确的排序,是否可以在R的传输过程中启动新的AR握手?此外,Xilinx IP是否支持这种优化?......
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AXI STREAM FIFO VHDL实现

这是一个AXI流FIFO的正确实施吗?......
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381的浏览量

axis WSTRB和AWADDR写重叠问题

我正在发出AXI协议检查器PC_STATUS [22] AXI_ERRM_WSTRB。只有从:开始地址,传输大小和...确定的正确字节车道,只能置于写入闪光灯
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45意见

来自Xilinx AXI协议检查器IP的PC_STATUS位位置的解释

在PC_STATUS错误位位置,是它位#32,因为在以下仿真波形中,BVALID在PC_STATUS错误位#32被断言时,永远不会被置位?
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291意见

Axi4地址计算Incrsts

我正在通过https://statoct.docs.arm.com/ihi0022/d/ihi0022d_amba_axi_protocol_spec.pdf来完成AXI4规范。在第A3-47页上,给出了用于计算地址的许多方程式:...
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186年观点

在Verilog或VHDL中缓冲矢量的语法和/或最佳做法

我有一个Verilog块(框A),其采样具有相对慢的时钟的串行信号,然后基于串行数据的内容将数据放入多个寄存器中。最终,这些数据......
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在Axi4-Stream的TDATA,TEVALID,TREEADY等中代表T架是什么?

在AXI4-Stream协议中,构成流的信号的名称是前缀的T.tdata.,......
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用于Xilinx SDK的自定义AXI-Stream IP的软件驱动程序

我创建了一种IP(例如,使用带有AXI-Stream输入和输出的HLS表示“MyIP”)。将IP连接到Zynq并将比特流导出为SDK后,标题文件xmyip.h已生成,其中函数如“...
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63的浏览量

ASI4-Lite接口处于AWADDR后的有效性

这个问题是AXI4-Lite接口在AWVALID和WVALID之间的关系的后续行动,我了解到了AWVALID和WVALID没有特定的时序关系。现在我有点......

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