所有的问题
4个问题
0
票
3.答案
65次观点
如果源时钟中的信号宽度至少是目标时钟周期的3倍，那么在CDC中亚稳态不是个问题吗?
关于跨时钟域的亚稳性，有很多的炒作和关注。如果ASIC/FPGA设计的目标是确保源时钟中的信号传播到目标时钟，甚至…
0
票
1回答
48个观点
SDC约束用于数字噪声滤波的时钟和数据输入
如果我的SDC约束对于数字噪声过滤的时钟和数据输入是正确的，我需要帮助。我不确定CLK3分组和create_clk clk2是否正确。我想知道如何制作......
2
票
3.答案
600次观点
3.
票
2答案
2K观点