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我如何知道我必须使用时钟域交叉?[关闭]

时钟域交叉背后的原因是什么?我什么时候用它?只有在我将数据转移到另一个CLK到另一个CLK中的数据时才使用它吗?
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异步FIFO设计具有脉冲同步器

我正在尝试从以下链接https://inst.eecs.berkeley.edu/~cs150/sp10/collections/discussion/honors/honors14_1pp.pdf中了解来自以下链接的各种实现。
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OV7670接口和AXI4流之间的时钟域交叉

更新1:我的第一个方法是使用xpm_cdc_handshake.以以下方式宏:......
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可以在Pic和FPGA之间实现的最大数据速率

我们在这里查看PIC24FJ256GA705。它连接到FPGA,FPGA必须尽可能快地传输几kB的数据。我假设并行转移是这里最好的选择,并行......
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186年观点

在Verilog或VHDL中缓冲矢量的语法和/或最佳做法

我有一个Verilog块(框A),其采样具有相对慢的时钟的串行信号,然后基于串行数据的内容将数据放入多个寄存器中。最终,这些数据......
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425观点

为什么单独的双重同步器不足以在两个时钟域之间的多字节传输?

当在两个不同的时钟域之间传输一个位信息时,我们使用2个触发器或双重同步器。但是当我们在两个不同的时钟域传输多个位信号时,为什么...
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5K观点

设计练习交叉时钟域和异步信号

我一直在VHDL的不同FPGA上设计了一些项目,似乎是我最常见的“难以找到错误”的来源是当我忘记同步异步信号时,或忘记重新同步...