最新的'cdc+fpga'问题-电气工程堆栈交换

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如果源时钟中的信号宽度至少是目标时钟周期的3倍，那么在CDC中亚稳态不是个问题吗?

关于跨时钟域的亚稳性，有很多的炒作和关注。如果ASIC/FPGA设计的目标是确保源时钟中的信号传播到目标时钟，甚至…

问6月9日21:30

丹人

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关于FPGA上采样和从慢时钟域移动到快时钟域的问题

我遇到了一些问题和问题，我问自己最近，希望我可以得到一个好的引导，在我开始阅读长文章，甚至不确定这是正确的方式。假设我…

fpga adc dsp 疾病预防控制中心

问12月28日20点25分

迈克尔Astahov

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OV7670接口和AXI4-Stream之间的时钟域交叉

更新1:我的第一个方法是使用xpm_cdc_handshake宏的方式如下:…

fpga 硬件描述语言(vhdl) 时钟赛灵思公司疾病预防控制中心

问12月3日20日11点41分

Kampi

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PIC和FPGA之间可以实现的最大数据速率

我们在这里查看PIC24FJ256GA705。它连接到FPGA，并且FPGA必须尽可能快地传输几kB的数据。我认为并行传输是最好的选择，并行…

单片机图片 fpga 时钟疾病预防控制中心

问12月2日16:05

Quantum0xE7

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异步FIFO快速写慢读

我不太确定如何在快写慢读的FIFO中产生全信号。如。，如果f_wr=10*f_rd，当更新的写指针使用simple…

fpga 先进先出疾病预防控制中心

问17年2月22日5点17分

fiedel

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在设计中区分时钟域

我发现在设计中定义不同的时钟域令人困惑。我在网上搜索了一下，但是我没有弄清楚。在某FPGA (Actel ProASIC系列)的基础上…

fpga 硬件描述语言(vhdl) 疾病预防控制中心

问16年8月1日8点18分

rvkrysh

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2-ff同步器如何确保正确的同步?

使用双ff同步器已经成为信号跨越时钟边界的标准。还有很多的纸/图来说明这个机制，比如这个:似乎bclk只能抽样…

fpga 同步疾病预防控制中心亚稳度

问6月2日16分2点47分

fiedel

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用于Altera FPGA的CDC同步原语

我正在进行我的第一个非繁琐的FPGA设计，最终需要时钟域交叉(CDC)。有多种资源(在其他资源中)讨论CDC的各种架构和……

fpga 硬件描述语言(vhdl) intel-fpga 疾病预防控制中心

问15年8月11日3点47分

达明

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Altera的时钟域交叉时间限制

我的时钟域跨越时间限制有一个小问题。我有两个时钟组set_clock_groups -asynchronous -group {clk_A} -group {clk_B}．..

fpga intel-fpga 时序分析约束疾病预防控制中心

问7月23日14日17:40

AxelOmega

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交叉时钟域数据

前段时间我问了一个关于跨越时钟域和异步信号的设计实践的问题。其中一个“规则”是永远不要同步多位信号逐位，…

fpga 硬件描述语言(vhdl) 疾病预防控制中心

问1月27日14时38分

JakobJ

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跨越时钟域和异步信号的设计实践

我已经在VHDL的不同FPGA上设计了几个项目，似乎我最常见的“很难找到错误”的来源是当我忘记同步一个异步信号，或忘记重新同步一个…

fpga 硬件描述语言(vhdl) 时钟疾病预防控制中心

问1月11日18:14

JakobJ

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