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如何追踪连接到特定下游寄存器的所有寄存器?(set_max_delay——从)

Xilinx Vivado的set_max_delay需要是集。基本上,我想设置最大延迟到寄存器。因为可以…
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数字噪声滤波时钟和数据输入的约束

我需要帮助,如果我的SDC约束是正确的数字噪声过滤时钟和数据输入。我不确定CLK3分组和create_clk CLK2是否正确。我想知道如何制作……
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源时钟和派生时钟的SDC约束

系统中有两个时钟,clk2由180度相移的clk1衍生而来。从clk1到clk2有1位数据。我知道这是一种异步场景和传统的。