最新的'CDC + VHDL'问题 - 电气工程栈交换

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OV7670接口和AXI4流之间的时钟域交叉

更新1：我的第一个方法是使用xpm_cdc_handshake.以以下方式宏：......

FPGA. VHDL. 时钟 Xilinx. CDC

问11:41 12月3日

Kampi.

346. 1个银牌徽章 11个青铜徽章

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186年观点

在Verilog或VHDL中缓冲矢量的语法和/或最佳做法

我有一个Verilog块（框A），其采样具有相对慢的时钟的串行信号，然后基于串行数据的内容将数据放入多个寄存器中。最终，这些数据......

VHDL. verilog. 时钟 CDC AXI4.

问18:05 12月3日

博特

1,076 6个银牌徽章 16铜徽章

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218意见

区分时钟域设计

我发现它令人困惑地在设计中定义各种时钟域。我确实搜索了互联网，但我没有得到完整的清晰度。在某个FPGA（Actel Proasic系列）的基础上......

FPGA. VHDL. CDC

问8月1日8:18

rvkrysh.

146. 10个青铜徽章

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2K观点

用于Altera FPGA的CDC同步原语

我正在研究我的第一个非实际FPGA设计，最后需要时钟域交叉（CDC）。有多种资源（其中包括其他资源），讨论CDC和...的各种架构

FPGA. VHDL. 英特尔-FPGA. CDC

问8月11日15日3:47

达米恩

1,424 1金徽章 15个银牌徽章 28个青铜徽章

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1K观点

交叉时钟域数据库

我前前问了一个问题关于交叉时钟域设计练习交叉时钟域和异步信号。“规则”之一是永远不会同步多位信号比特，...

FPGA. VHDL. CDC

问1月27日14:38

jakobj.

2,186 1金徽章 18个银牌徽章 38个青铜徽章

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5K观点

设计练习交叉时钟域和异步信号

我一直在VHDL的不同FPGA上设计了一些项目，似乎是我最常见的“难以找到错误”的来源是当我忘记同步异步信号时，或忘记重新同步...

FPGA. VHDL. 时钟 CDC

问1月11日18日18:14

jakobj.

2,186 1金徽章 18个银牌徽章 38个青铜徽章

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