问题标记(疾控中心)
42个问题
0
票
2答案
51的观点
如果输入对至少2个时钟有效,则在3或2触发器同步器中亚稳态
在此图片中:图1:如果第4个时钟的第一个牌牌的常量性没有得到解决,则为2或3张摇摆同步器中的常量性,它可能会在第5个时钟中得到解决'0'是可能的吗?......
0
票
3.答案
65的浏览量
如果源时钟中的信号宽度至少是目标时钟周期的3倍,那么在CDC中亚稳态不是个问题吗?
关于跨时钟域的亚稳性,有很多的炒作和关注。如果ASIC/FPGA设计的目标是确保源时钟中的信号传播到目标时钟,甚至…
-1
票
1回答
50次观点
1
投票
1回答
67的浏览量
如何跟踪连接到特定下游寄存器的所有寄存器?(for set_max_delay's --from)
Xilinx Vivado的set_max_delay需要从是集。基本上,我想设置最大延迟到寄存器。因为可以…
2
票
1回答
131的浏览量
采用PULSE同步器的异步FIFO设计
我试图理解异步FIFO的各种实现,从下面的链接https://inst.eecs.berkeley.edu/~cs150/sp10/Collections/Discussion/Honors/Honors14_1PP.pdf在幻灯片7…
0
票
1回答
134的浏览量
为什么我们在异步FIFO中使用2级触发器的灰色编码信号来避免竞争状态问题?[复制]
在FIFO设计中,为了比较rptr和wptr,我们将一个信号输入到另一个时钟域。从慢时钟域到快时钟域的rptr可以同步与同步…
0
票
2答案
96的浏览量
3.
票
1回答
173意见
关于上取样和从慢速进入FPGA的快速时钟域的问题
我遇到了一些问题和问题,我最近问自己并希望在我开始阅读长篇文章之前,我可以在这里得到一个很好的领导,甚至可以确定它是否是正确的方式。让我们假设我......
2
票
1回答
171意见
0
票
2答案
98意见
0
票
1回答
42岁的观点
0
票
1回答
48个观点
0
票
0答案
127次观点
0
票
2答案
186的浏览量
0
票
1回答
425观点