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89个问题
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异步DRAM如何执行自定时

最初的问题被认为缺乏重点。这篇文章是关于dram芯片的。当DRAM控制器与异步DRAM对话时,DRAM本身如何知道写操作何时完成?
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43种观点

DRAM RAS和CAS定时

当列地址在地址总线上时,为什么RAS仍然处于活动状态?我不明白当地址总线中提供列地址时,为什么RAS和CAS都应该是活动的?
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39岁的观点

为什么对DDR3驱动具有低阻抗输出不可取?

我正在阅读美光点对点DDR3的技术说明。它是这样说的:在点对点设计中,内存的位置通常非常接近控制器,这导致数据很短……
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59岁的观点

为什么CAS延迟主要在DRAM定时中被识别?

据我所知,读取DRAM数据大致需要以下步骤:启用RAS信号,发送行地址,等待一些时间(tRCD),然后启用CAS信号,发送…
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67视图

HyperRAM线性突发大小吞吐量

我正在考虑在下一个设计中使用HyperRAM,研究数据表使我……
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123视图

辐射如何在DRAM中产生瞬态位错误?

电离辐射会在易失性RAM中产生短暂的误码。它发生的确切机理是什么?例如,对于单个光子或中子来说,是否存在一个阈值能级?
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DDRx JEDEC标准:保留时间

不同的科学出版物[1,2]提到DDRx记忆(数据)保留时间为64 ms,而每个细胞平均每7.8 us刷新一次(tREFI)。我想知道这…
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81种观点

DRAM单元电容操作

我有一个关于读写操作的问题。假设我想读或写列WL0,我将启用WL0行。对于读或写,我将驱动位行到…
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48个视图

DRAM,多通道,内存访问

我正在寻找一种方法,在任何配置/操作系统(windows或linux)/编程语言,你建议同时访问内存地址,在不同的通道,这意味着访问…
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114的浏览量

为什么DRAM单元按demux大小排列成正方形?

我正在阅读文章“每个程序员都应该知道内存- Ulrich Drepper”中关于DRAM访问的章节(2.1.3),其中有一个片段我就是搞不懂....
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250个视图

为什么SDRAM CAS延迟如此之高?

我不明白为什么现代DDR4内存的CAS延迟如此之高。我很容易理解为什么RAS延迟如此之高——考虑到每个RAS中存储的电荷量很小。。。
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90视图

基于FPGA的SDR-over-DDR存储器设计

我正在设计一个需要使用DRAM的新项目。我以前从未接触过,所以我的知识相当有限。通过分析需求,就足以。。。
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148的浏览量

如何将1位从RAM传输到1位寄存器?

我一直在读关于计算机RAM和CPU的书。我得出的结论是,今天大多数RAM使用DRAM阵列,而CPU寄存器和缓存使用SRAM。1位DRAM是一种带有一个电容器和一个。。。
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153视图

DRAM Rank-Level分配

我想做一个特定的分配德拉姆等级操作系统中最小的分配单元,如Linux是在页面大小…
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45的观点

DRAM的终端要求

我很好奇如何将DRAM连接到SoC上。除了网络本身,什么是最佳使用所需要的?我看到关于你是否应该使用终止合同的信息相互冲突……

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