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在哪里在VHDL模块中放置寄存器

我是一个通过贸易的软件伙伴,我已经使用开源工具链在FPGA上涉及数字设计。我制作了一些设计,通常了解手柄Verilog和VHDL的方式。一 ...
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关于FPGA管道技术的问题

我正在努力改善我的FPGA设计中的时间。我需要我的逻辑使用150MHz时钟,合成器说它只能使用〜138MHz。我知道其中一个流行的方式......
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FSM VS管道

我是HDL世界的新手。我目前正在努力在Verilog代码中实施AES。我使用不同的FSM来管理我的逻辑流。鉴于这种方法我目前必须等待第一个......
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理想的机器没有记忆结构危险的理想机器与危险有多少更快?

我正在学习计算机架构和组织。我有以下怀疑。下面给出了一个问题以及解决方案,但我认为解决方案是错误的。你可以看到这个问题......
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使用分支指令的哪个阶段如果采用分支,则执行IF阶段是否执行?

我正在学习计算机架构和组织。我有以下怀疑。下面给出了一个问题以及解决方案,但我认为解决方案是错误的。考虑一个指令......
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40次观点

在流水匠中了解操作数的概念以及何时使用分裂阶段

下面给出了来自\ $ \ text {gate} 2015 \ text {cs} \ $纸的问题,请考虑下面给出的机器指令序列:\ begin {array} {ll} \ text {mul}&\ text {r5,r0,r1} \\ \ text {div}&...
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88意见

吞吐量增加/减少多少

我正在学习计算机架构和组织。我陷入了紧张的问题。有人可以帮帮我吗?5级管道的舞台延迟为300,200,100,400和350 ......
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是否有可能在5阶段管道中删除写回阶段?

在该图中,我们可以简单地删除写回阶段,因为MUX被推回存储器访问级,写回级没有逻辑。是因为注册文件......
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流水线设计与不同的延迟时钟输出

我有一个流水线设计,当输入值不接近零时,我的流水线设计在13个时钟周期中,但是当输入接近零时,设计只需要大约4个时钟周期,因为所有......
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在MIPS中的流水线转发中有疑问

我对电脑架构很新,并在流水线上进行艰难的时间解决问题。我正试图解决我在谷歌上发现的PDF问题的问题,我有疑问......
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单个ALU中的并行执行

我读到了理论上,可以并行使用ALU中的电路。现在我想知道是否有任何方法可以在商品CPU实践中利用这一点?具体来说,我想......
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在RISCV多循环管道中转发

任何想法都可能有用,我一直在努力了解RISCV的转发机制,但我不断失败,所以我虽然提出基本问题来确保我建立在......
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为什么我们不能在RISCV前进?

在研究RISCV CPU中的转发时,我看到了以下索赔:但我无法理解为什么我们在这种情况下我们无法前进,为什么我们能够做到这一点,现在我们不能这样做?它 ...
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112意见

为什么主从触发器拖鞋是管道阶段缓冲区的首选?

我正在观看在HDL中设计管道的讲座,并提到了管道阶段之间的缓冲区(用于中间值)应该是主从触发器,以避免竞争条件。......
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117意见

在FPGA,Verilog上的流水线反馈求和

我正在研究一个项目,我需要为雷达项目编写一个脉冲集成块。要使用某种缓冲区和第一个循环,请使用某种缓冲区,将数据插入其中:缓冲器[0] = DIN。......