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VHDL (VHSIC (Very High Speed Integrated Circuit) Hardware Description Language)是一种用于电子设计自动化的硬件描述语言,用于描述和设计数字系统,如现场可编程门阵列和集成电路。

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积分器/累加器不会减法

这感觉很傻,但我已经尝试了一段时间的一堆事情,我不明白为什么这个累加/积分器永远不能减少。它可以保值,也可以增值,但是…
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我们是否应该在VHDL if/else块中编写else语句来处理std_logic和std_logic_vectors的'0'和'1'以外的事情?

哪一种是编写合成代码的正确方法?这一个:…
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VHDL近文本“开始”;期待“结束”的错误

我试图学习VHDL,并试图创建一个8位4到1 MUX。下面是我的代码:…
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硬件描述语言(VHDL)意外的文件尾

我试图学习VHDL,并试图做一个简单的4到1 MUX。下面是我的代码:…
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如何轻松地调整大小字符串在VHDL?

我已经在测试台代码中声明了一个字符串。但是,我发现给它赋值并不简单。下面是测试代码:…
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18岁的观点

如果Qsys Avalon-MM从外设的“最大挂起读”设置为0,也设置为1,会发生什么?

“最大挂起读取”似乎是存在于Qsys中的Avalon-MM从组件的设置。在什么情况下可以将它设置为0或1?
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在Qsys中,字节使能信号如何并入Avalon-MM从部件RTL ?

文档声明byteenable和byteenable_n:在宽度大于8位的接口上传输期间启用一个或多个特定的字节通道。byteenable中的每一位都对应着…
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在FPGA上的最低限度的TCP/IP实现

我知道,在FPGA上实现TCP/IP协议栈是一项非常困难的任务,应该在软件中完成。我的目标是,只在硬件上实现堆栈的必要部分,这样我就可以……
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VHDL中的赛车信号

目前我正在设计一个电路,其中我们有一个算术比较电路和一个存储器读取电路。所述存储器读卡器与所述算术电路相连,之间有一组寄存器. ...
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58岁的观点

VHDL不允许在表达式的LHS上使用连接运算符吗?

这段代码复制了错误:…
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表示在原理图| VHDL中分配矢量的部分

在我的VHDL中信号m1, m2:无符号(7 downto 0);信号结果:unsigned(31 downto 0);我用的是8位倍增器。
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SPI大师设计:理论

我正在SPI主和从块上工作。在设计中,SPI从站只有输入信号(CLK, cs(芯片选择)和MOSI), SPI主站只有输出信号(CLK, cs(芯片选择)和MOSI)。我…
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57岁的观点

VHDL模拟器时序设计

模拟是否有可能验证设备在模拟时是否满足时间限制?例如,如果我将10个电路流水线连接在一起,随着时钟频率的增加……
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当读clk高于写clk时,如何避免空FIFO

我有一个ADC,并且,为了避免同步问题,我使用了一个FIFO与两个不同的时钟:一个为写操作,工作在ADC时钟频率和另一个,FPGA时钟是…
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VHDL程序评估和调用序列

我想问一下VHDL中程序调用的顺序是怎样的?下面我有一个VHDL代码,它显示了一个名为“IncrementWrap”的过程和一个多次调用该过程的过程。我拿到了密码表格…

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