问题标记(vivado)
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在Vivado中自定义IP: "Error: cannot update "in" object"
我想创建一个自定义块(IP核)复制数据到内存。我有一个定制的IP，我想从它做一个AXI主和从外设，对于主，我选择了…
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ADI AXI DMA控制器[关闭]
有人能分享ADI AXI DMA控制器的文档吗?我谷歌了一下，只找到了这个。还有其他参考吗?我检查了一些问题。ADI AXI DMA is a block in IP catalogue，不是吗?
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工程基本问题：用FPGA设计的设备的速度[关闭]
我正在自学FPGA，如果这对你来说是个愚蠢的问题，我很抱歉。我将在FPGA中设计一个模块（vivado/vhdl）。此块将传输数据。例如，我需要伸手去拿这个街区。。。
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58岁的观点
如何使用Vitis编程flash？
我对Vitis和vivado不太熟悉。我使用ISE工具主要是为了spartan 6和它是陡峭的学习曲线的新工具。我使用iMPACT之前与ISE使用JTAG编程flash。现在是Vivado…
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在FPGA中实现glDrawArrays函数[duplicate]
我需要在FPGA中实现glDrawArrays函数。我知道它是OpenGL库的一部分。我试图找到它的源代码来弄清楚它包含了什么。有谁知道有什么工具可以…
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Zynq区块设计：初学者问题[已关闭]
我是一个初学者，正在尝试使用ZedBoard创建zynq块设计。我已经从IP目录中添加了Zynq，并使用Designer Assistance+连接两个端口（M_AXI_GPO_ACLK和FCLK_CLKO）运行它：。。。
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将子模块的输入端口作为输入的问题
所以我有两个模块，比如说，MicroBlaze_inst模块和B模块。模块MicroBlaze_inst有一个MicroBlaze包装的端口“a”，定义为一个inout。在我的顶层模块中，模块B有一个。。。
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axi4流数据FIFO几乎已满，无需输入
我对FPGA/Vivado非常陌生。我试图了解IP AXI4流数据FIFO是如何工作的。为了模拟生产者，我将FIFO从接口的tdata和tvalid引脚连接到所有零。。。。
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